Σχεδίαση, υλοποίηση και ενσωμάτωση σε σύστημα-σε-μια-ψηφίδα τεχνολογίας FPGA επιταχυντών υλικού υψηλής απόδοσης για συμπίεση υπερφασματικών εικόνων εν πτήσει σε αεροδιαστημικά συστήματα

Abstract

The increasing demand for highly detailed information on human and geophysical processes has driven the development of Earth observation satellite hyperspectral sensors. Hyperspectral remote sensing is invaluable for a number of civilian applications including smart agriculture, geology, environmental monitoring, disaster response and recovery. The substantial data volume from high resolution spaceborne hyperspectral imagers compete with the limited on-board storage resources and bandwidth available for the transmission of data to ground stations, making hyperspectral image compression a mission-critical and challenging on-board payload data processing task. At the same time the era of "NewSpace" has emerged in space developments, where launch costs are decreasing and agile approaches are taken in building highly integrated small satellites using low-cost commercial-off-the-shelf parts. Firstly, this thesis demonstrates a novel high data-rate performance hardware accelerator, implementing the CCSDS 123.0-B-1 hyperspectral data compression algorithm as an IP core targeting space-grade FPGAs. By exploiting task-level parallelism of the algorithm, the accelerator implements a reconfigurable fine-grained pipeline in critical feedback loops to achieve high throughput performance in an FPGA optimized RTL design. This established, the state of the art in performance for such single core compressors on space-grade FPGA, achieving 213 Msamples/s (3.3 Gbps@16 bits-per-pixel-per-band) when targeting the Virtex-5QV and 315 Msamples/s (5.04 Gbps@16bpppb) targeting a space-grade Xilinx Kintex UltraScale device, a 5x to 1.5x improvement in performance compared to the previous state-of-the-art.Following work developed for COTS SoC FPGA devices, custom SoC architectures to integrate in parallel the hyperspectral compression accelerator. The proposed architecture is a custom software and hardware co-design and exploits image segmentation to provide increased robustness to data corruption. It enables scalable throughput performance by leveraging segment-level parallelism with multiple compression accelerators in a single chip for improved SWaP-C (Size, Weight, Power and Cost). An implementation is demonstrated on Xilinx Zynq COTS devices, reaching 1387 Msamples/s (22.2Gbps@16bpppb) throughput performance on a Zynq-7045 device with 5 compression cores. This work set the state of the art in performance for CCSDS 123.0-B-1 lossless hyperspectral parallel compression accelerators, outperforming other implementations in equivalent FPGA technology. This is achieved through a detailed study of achievable performance, technology and scalability limits. Finally, another SoC was designed to integrate compression accelerators focused on reliability at the system level, using a soft fault-tolerant LEON processor on a rad-hard Virtex-5 FPGA. The introduced single-chip Data Processing Unit supports self-configuration management and a system-level SEE mitigation strategy is proposed that employs EDAC, TMR and internal scrubbing to guarantee total immunity under extremely harsh radiation environments.

Η αυξανόμενη ζήτηση για λεπτομερείς πληροφορίες σχετικά με τις ανθρώπινες και γεωφυσικές διεργασίες στη Γη έχει οδηγήσει σε ταχείες εξελίξεις στους δορυφόρους παρατήρησης της Γης οι οποίοι είναι εξοπλισμένοι με υπερφασματικούς αισθητήρες απεικόνισης. Η υπερφασματική απεικόνιση έχει ήδη αναδειχθεί ως θεμελιώδης τεχνολογία που καθιστά δυνατές χρήσιμες πολιτικές εφαρμογές τηλεπισκόπησης, όπως η έξυπνη γεωργία, γεωλογικές και περιβαλλοντικές εφαρμογές, παρατήρηση και αντιμετώπιση καταστροφών μεταξύ άλλων. Ωστόσο, ο όγκος δεδομένων από υψηλής ανάλυσης υπερφασματικά συστήματα τηλεπισκόπησης ανταγωνίζεται τους περιορισμένους πόρους αποθήκευσης και το εύρος ζώνης για τη μετάδοση δεδομένων σε σταθμούς εδάφους, καθιστώντας την συμπίεση υπερφασματικών εικόνων σημαντική πρόκληση και κρίσιμη λειτουργία των εν πτήσει υπολογιστικών συστημάτων. Ταυτόχρονα, η εποχή του "NewSpace" έχει εμφανιστεί στις διαστημικές εξελίξεις, όπου τα κόστη εκτόξευσης μειώνονται και κατασκευάζονται μικροί δορυφόροι υψηλής ενσωμάτωσης που χρησιμοποιούν ημιαγώγιμες συσκευές χαμηλού κόστους, εμπορικής κατηγορίας. Η εργασία αυτή αρχικά περιγράφει τη σχεδίαση και υλοποίηση ενός νέου επιταχυντή σε υλικό, υψηλής ταχύτητας, εφαρμόζοντας τον αλγόριθμο CCSDS 123.0-B-1 συμπίεσης υπερφασματικών δεδομένων ως επιταχυντής που στοχεύει FPGA διαστημικής κατηγορίας. Αξιοποιώντας το διαθέσιμο παραλληλισμό σε επίπεδο διεργασιών του αλγορίθμου, ο επιταχυντής εφαρμόζει μια επαναδιαμορφώσιμη αρχιτεκτονική συνεχής διοχέτευσης στους κρίσιμους βρόχους για να επιτύχει υψηλή ταχύτητα συμπίεσης σε ένα σχέδιο RTL βελτιστοποιημένο για FPGA. Ο επιταχυντής λειτουργεί στην υψηλότερη ταχύτητα συγκρίσιμων υλοποιήσεων στη βιβλιογραφία, με μέγιστη ταχύτητα συμπίεσης 213 Msamples/s (3.3Gbps@16bpppb) στη συσκευή Virtex-5QV και 315 Msamples/s (5.04Gbps@16bpppb), σε συσκευή Xilinx Kintex UltraScale FPGA, που υπερέχει κατά 5x έως 1.5x σε σχέση με προηγούμενες υλοποιήσεις στη βιβλιογραφία. Στη συνέχεια αναπτύχθηκαν για συσκευές εμπορικής κατηγορίας (COTS) SoC FPGA, ειδικά προσαρμοσμένες αρχιτεκτονικές SoC για την παράλληλη ενσωμάτωση επιταχυντών υπερφασματικής συμπίεσης. Η κύρια αρχιτεκτονική βασίζεται σε συν-σχεδιασμό λογισμικού και υλικού και εκμεταλλεύεται την τμηματοποίηση εικόνων για να παρέχει αυξημένη ευρωστία σε σφάλματα δεδομένων. Επιτρέπει κλιμακούμενη απόδοση αξιοποιώντας τον παραλληλισμό σε επίπεδο τμήματος με πολλαπλούς επιταχυντές συμπίεσης σε ένα μόνο τσιπ για εξοικονόμηση μάζας, ισχύος και κόστους. Η προτεινόμενη παράλληλη αρχιτεκτονική επιδεικνύεται εργαστηριακά σε Zynq-7045 FPGA με 5 πυρήνες συμπίεσης και επιτυγχάνει ταχύτητα 1387 Msamples/s (22.2Gbps@16bpppb) που ξεπερνά προηγούμενες υλοποιήσεις σε ισοδύναμη τεχνολογία FPGA. Αυτό επιτυγχάνεται μέσω μιας λεπτομερούς μελέτης των εφικτών ορίων απόδοσης, τεχνολογίας και κλιμάκωσης. Τέλος, σχεδιάστηκε ένα ακόμα σύστημα-σε-μια-ψηφίδα (SoC), το οποίο ενσωματώνει επιταχυντές συμπίεσης εστιάζοντας στην αξιοπιστία σε επίπεδο συστήματος, χρησιμοποιώντας έναν ανθεκτικό σε σφάλματα επεξεργαστή LEON σε ένα ανεκτικό στην ακτινοβολία Virtex-5QV FPGA. Αυτή η μονάδα επεξεργασίας σε ένα chip, υποστηρίζει αυτοδιαχείριση του FPGA με την δυνατότητα αυτο-επαναπρογραμματισμού εν-λειτουργία, ενώ για την αντιμετώπιση λαθών από ακτινοβολία υλοποιεί μια στρατηγική ανίχνευσης και αντιμετώπισης σφαλμάτων σε επίπεδο συστήματος.