Embedded testing architectures

Abstract

The shrinking of transistor's size in the Very Deep Sub-Micron (VDSM) technologies enabled the manufacturing of Multi-core Systems-on-Chips (MCSoCs) that contain billions of transistors. The exponential decrease in the transistor's manufacturing cost is the main contributor to the widespread use of electronic systems. However, due to manufacturing process imperfections, which cause manufacturing defects, electronic devices need to be tested for compliance with their specifications before they are shipped to customers. Testing of such complex systems becomes increasingly difficult and costly while the overall cost must remain below certain bounds.Manufacturing testing of Integrated Circuits (ICs) is conducted by expensive specialized Automatic Test Equipment (ATE) with limited resources, such as communication channels, memory and channels' bandwidth. Test cost depends on the time a chip spends on an ATE as well as on the utilization of these resources. An efficient testing method should be fast, accurate and must utilize the minimum number of ATE resources. At the same time, outdated ATEs are commonly in use due to the high cost associated with upgrading this equipment.To enable the testing of contemporary dense devices on outdated ATE's, Test Resource Partitioning (TRP) techniques emerged. According to TRP, testing architectures are embedded on chip and operate in synergy with ATEs in order to decrease test cost.Test cost is also affected by both the shrinking of transistor and the high integration of transistors in MCSoCs. As transistor shrinks the amount of tests that are required in order to achieve high defect coverage and assure quality goals increases, due to the ICs becoming more and more sensitive to physical phenomena. Moreover, the high integration of transistors in MCSoCs sets power consumption constraints during testing. Violations of these constraints during testing may cause circuits failures, which do not occur in the field. Power consumption constraints increase further test complexity, since the circuit consumes more power in test mode than in normal mode of operation. As a result, new low-power testing techniques are required in order to handle in a unified manner all test cost related objectives. In this dissertation methods are presented that target multiple test cost objectives. The methods proposed have been applied on both academic benchmark circuits.

Η εκθετικός ρυθμός σμίκρυνσης του τρανζίστορ στις τεχνολογίες κατασκευής Ολοκληρωμένων Κυκλωμάτων (ΟΚ) πολύ Βαθιάς Υπο-μικρονικής Ολοκλήρωσης (ΒΥΟ) καθιστά εφικτή την κατασκευή Πολυπύρηνων Συστημάτων εντός Τσιπ (ΠΣεΤ). Η σμίκρυνση αυτή ακολουθείται από ανάλογη μείωση του κόστους κατασκευής ενός τρανζίστορ και είναι ο βασικός καταλύτης για την εξάπλωση της χρήσης ηλεκτρονικών συσκευών. Ωστόσο, εξαιτίας ατελειών της διαδικασίας κατασκευής τους, που προκαλεί κατασκευαστικά σφάλματα, οι ηλεκτρονικές συσκευές απαιτείται να ελεγχθούν για την σύννομη με τις προδιαγραφές τους (σωστή) λειτουργία, πριν σταλούν στους παραλήπτες/αγοραστές τους για χρήση. Τόσο η πολυπλοκότητα όσο και το κόστος της διαδικασίας ελέγχου ορθής λειτουργίας ηλεκτρονικών προϊόντων ΒΥΟ τεχνολογίας καθίστανται διαρκώς αυξανόμενα μεγέθη, την ώρα που το συνολικό κόστος παραγωγής (κόστος κατασκευής + κόστος ελέγχου) απαιτείται να μην υπερβαίνει προκαθορισμένα όρια.Ο έλεγχος ορθής λειτουργίας εκτελείτε από εξειδικευμένο Αυτόματο Εξοπλισμό Ελέγχου (ΑΕΕ), ο οποίος έχει πεπερασμένους διαθέσιμους πόρους σε κανάλια επικοινωνίας, σε εσωτερική μνήμη για την αποθήκευση των τεστ ελέγχου και στο εύρος των καναλιών επικοινωνίας. Το κόστος του ελέγχου δεν εξαρτάται μόνο από τον χρόνο που χρειάζεται να δεσμευθεί το ΑΕΕ για τον έλεγχο ενός τσιπ, αλλά και από την ποιοτική διαχείριση των πόρων του ΑΕΕ. Μια αποδοτική διαδικασία ελέγχου δεν επιβάλλεται μόνο να είναι ταχύτατη και ακριβής αλλά απαιτείται να δεσμεύει όσο το δυνατό λιγότερους από τους διαθέσιμους πόρους του ΑΕΕ επειδή το κόστος αναβάθμισης του εξοπλισμού αυτού είναι τεράστιο και απαγορευτικό. Οι τεχνικές Κατακερματισμού Πόρων Ελέγχου (ΚΠΕ) επιτρέπουν την χρήση παλαιότερης τεχνολογίας ΑΕΕ. Σύμφωνα με τις τεχνικές ΚΠΕ, αρχιτεκτονικές ελέγχου ενσωματώνονται στο τσιπ και λειτουργούν σε συνεργασία με τον ΑΕΕ για να μειώσουν το κόστος ελέγχου.Το κόστος ελέγχου επηρεάζεται τόσο από τη σμίκρυνση του τρανζίστορ όσο και από το υψηλό επίπεδο ολοκλήρωσής τους σε ΠΣεΤ. Αφενός, καθώς το μέγεθος των τρανζίστορ μικραίνει, το πλήθος των ελέγχων που απαιτούνται για τον έλεγχο ορθής λειτουργίας τους αυξάνει, επειδή τα ΟΚ είναι πιο ευαίσθητα σε φυσικά φαινόμενα που προκαλούν νέα πιθανά κατασκευαστικά σφάλματα. Αφετέρου, το υψηλό επίπεδο ολοκλήρωσης σε ΠΣεΤ θέτει περιορισμούς στην κατανάλωση ενέργειας κατά των έλεγχο. Η συμμόρφωση με τους περιορισμούς κατανάλωσης ενέργειας κατά τον έλεγχο καθίσταται τροχοπέδη για την ταχύτητα και την ποιότητα του ελέγχου όχι μόνο επειδή τα ΟΚ καταναλώνουν πολύ περισσότερη ενέργεια κατά τον έλεγχο σε σχέση με την κανονικής τους λειτουργία, αλλά και επειδή η παραβίαση αυτών των περιορισμών μπορεί να προκαλέσει φαινομενικές αποτυχίες στη λειτουργία τους που δεν θα συνέβαιναν στην κανονική τους λειτουργία. Επομένως, είναι απαραίτητη η ανάπτυξη νέων τεχνικών ελέγχου ορθής λειτουργίας ΟΚ, οι οποίες θα διαχειρίζονται ενοποιημένα όλους τους παράγοντες που επηρεάζουν το κόστος ελέγχου.Στην διατριβή αυτή παρουσιάζονται μέθοδοι ελέγχου ολοκληρωμένων κυκλωμάτων που στοχεύουν στην μείωση της επίδρασης πολλαπλών παραγόντων στο κόστος ελέγχου. Τα αποτελέσματα των μεθόδων έχουν επαληθευθεί με εφαρμογή των μεθόδων σε ακαδημαϊκά κυκλώματα σύγκρισης.