Timing analysis and power integrity of integrated circuits in technologies below 60nm

Abstract

Technology Process continues to evolve, scaling down transistor sizes aiming to decrease power supply nominal voltages as the easiest way to lower the power footprint. At the same time modern deep submicron processes have stopped following Moore’s law in voltage thresholds, reducing the gap of operation for each cell in the IC. Moreover reductions of transistor and conductor sizes lead to a proportional increase of the resistance of the metal layers, especially on the lower metals layers. Industry gradually moves towards to the production of Multi-core, Multi-die and Multi-GHz designs, which implies larger ICs, operating in even higher frequencies. The size of modern ICs, both in terms of number of elements and size of Power Supply Network, along with the simultaneous switching of its elements in high frequencies and the larger impedance of the Power Supply Network, aggravate the Power Supply Noise (Voltage-drop/IR-drop) during operation of the IC. Voltage-drop effect has become dominant nowadays, making designers wonder whether the voltage delivered to the design cells, is enough in order to be functional. Small changes in voltage can cause exponential changes in delays which can cause timing issues, unless there is a method to have timing be aware of the voltage conditions. The coupling of Voltage-drop and Static Timing becomes a cornerstone of electrical signoff. Even paths reported with fair timing, using Static Timing Analysis may be very sensitive to voltage fluctuation, thus there may be an input pattern for simulation which will cause that sensitivity to show up and generate a timing violation.In EDA, analysis always targets the worst case conditions. Power Integrity analysis needs activity for the IC under test, which comes either from vectorless or vector based methodologies in order to find worst case Voltage-drop and max power consumption. On the other hand traditional Timing Analysis fails to capture the impact of Voltage-drop without being over pessimistic and even some times close to the real critical path. Considering the complexity of modern ICs, the number of all possible input patterns and the strongly coupled, interdependent dynamic effects taking place during simulation, finding the input pattern, which will lead to the worst case voltage-drop and consequently worst case delay in the IC is practically impossible, constituting a problem which cannot be solved analytically.New methodologies are presented both for Power Integrity and Timing analysis of modern ICs in low technology nodes. The methodologies comply with all industrial standards (file formats and tools). Power Integrity analysis consists of a very fast and extremely accurate functional simulator with Power Supply Network simulation capability, tackling the problem of the tightly coupled effects of Voltage-drop and Timing, during the operation of the IC. The methodology estimates also the worst case voltage for all the cells of the design. The proposed Timing analysis methodologies have proven significantly more accurate than the existing methodologies in the field, introducing Voltage-drop aware Statistical Dynamic Timing Analysis using the results of the proposed Power Integrity methodology. For the statistical estimation parts of the methodologies, a powerful Statistical Prediction Engine was employed in two software implementations.

Η τεχνολογία συνεχίζει να εξελίσσεται, μειώνοντας τα μεγέθη των τρανζίστορ αποσκοπώντας και στη μείωση των ονομαστικών τάσεων τροφοδοσίας ως τον ευκολότερο τρόπο μείωσης του αποτυπώματος ισχύος. Ταυτόχρονα, οι σύγχρονες deep submicron τεχνολογίες, έχουν σταματήσει να ακολουθούνε το νόμο του Moore αναφορικά με τα όρια τάσης, μειώνοντας το περιθώριο κανονικής λειτουργίας για κάθε device στα ολοκληρωμένα κυκλώματα. Επιπλέον, η μείωση των μεγεθών των τρανζίστορ οδηγεί σε αναλογική αύξηση της αντοχής των μεταλλικών στρωμάτων, ειδικά στις χαμηλότερες στρώσεις μετάλλων. Η βιομηχανία κινείται σταδιακά προς την κατεύθυνση της παραγωγής κυκλωμάτων Multi-core, Multi-die και Multi-GHz, γεγονός που συνεπάγεται μεγαλύτερα ολοκληρωμένα κυκλώματα, που λειτουργούν σε ακόμη υψηλότερες συχνότητες. Το μέγεθος των σύγχρονων ολοκληρωμένων κυκλωμάτων, τόσο από την άποψη του αριθμού των στοιχείων όσο και του μεγέθους του δικτύου διανομής ισχύος, καθώς και η ταυτόχρονη λογική μετάβαση των devices σε υψηλές συχνότητες (με μεγαλύτερη ταχύτητα) και η μεγαλύτερη αντίσταση του δικτύου παροχής ηλεκτρικού ρεύματος επιδεινώνουν τον θόρυβο τροφοδοσίας (πτώση τάσης) κατά τη λειτουργία του ολοκληρωμένου κυκλώματος. Το φαινόμενο της πτώσης τάσης είναι πλέον το σημαντικότερο πρόβλημα, δημιουργόντας πάντα στους σχεδιαστές μια αμφιβολία για το εάν η τάση που φτάνει στα λογικά κελιά είναι αρκετή για να είναι τα καταστήσει λειτουργικά. Μικρές αλλαγές στην τάση τροφοδοσίας μπορούν να προκαλέσουν εκθετικές αλλαγές στις καθυστερήσεις των πυλών, οι οποίες μπορεί να προκαλέσουν προβλήματα χρονισμού, εκτός εάν υπάρξει μια μεθοδολογία που να μπορεί να γνωρίζει και να χρησιμοποιεί την ακριβή τάση πανω απο καθε device του ολοκληρωμένου κατα τη διάρκεια της ανάλυσης χρονισμού. Η σύνδεση του φαινομένου της πτώσης τάσης και του στατικού χρόνου καθίσταται απαραίτητη. Ακόμη και τα χειρότερα μονοπάτια που προκύπτουν πραγματοποιώντας μια Στατική Ανάλυση Χρόνου μπορεί να είναι πολύ ευαίσθητα στις διακυμάνσεις τάσης, επομένως μπορεί να υπάρχει κάποιος συνδιασμός διανυσμάτων εισόδου για προσομοίωση το οποίο θα προκαλέσει παραβίαση του χρονισμού. Στον χώρο του EDA, οι αναλύσεις πάντα στοχεύουν στις χειρότερες συνθήκες. Η ανάλυση Ακεραιότητας Ισχύος απαιτεί την δημιουργία δραστηριότητας στο υπο δοκιμή ολοκληρωμένο κύκλωμα, κάτι το οποίο προέρχεται είτε από vectorless μεθόδους είτε από vector driven, προκειμένου να εντοπιστεί η χειρότερη περίπτωση πτώσης τάσης και μέγιστης κατανάλωσης ενέργειας. Από την άλλη πλευρά, η παραδοσιακή Ανάλυση Χρόνισμού δεν καταφέρνει να συμπεριλάβει το φαινόμενο της πτώσης τάσης χωρίς να παράξει πολυ πεσιμιστικά αποτελέσματα. Λαμβάνοντας υπόψην την πολυπλοκότητα των σύγχρονων ολοκληρωμένων, τον αριθμό όλων των δυνατών εισόδων και τις αλληλεπιδράσεις που λαμβάνουν χώρα κατά τη διάρκεια της προσομοίωσης, είναι πρακτικά αδύνατο να βρεθεί ο συνδιασμός εισόδων, ο οποίος να οδηγήσει στη χειρότερη πτώσης τάσης και συνεπώς στη χειρότερη καθυστέρηση του ολοκληρωμένου, συνιστώντας ένα πρόβλημα που δεν μπορεί να επιλυθεί αναλυτικά.Στη παρούσα διατριβή παρουσιάζονται καινοτόμες μεθοδολογίες τόσο για την Ανάλυση Ακεραιότητας Ισχύος όσο και για την Ανάλυση Χρόνισμου των σύγχρονων Ολοκληρωμένων Κυκλωμάτων σε τεχνολογίες πολύ μικρών διαστάσεων. Οι μεθοδολογίες που παρουσιάζοντια συμμορφώνονται με όλα τα βιομηχανικά πρότυπα (μορφές αρχείων και εργαλεία). Η ανάλυση ακεραιότητας ισχύος αποτελείται από έναν πολύ γρήγορο και εξαιρετικά ακριβή προσομοιωτή με δυνατότητα προσομοίωσης του δικτύου τροφοδοσίας, αντιμετωπίζοντας το πρόβλημα των άρρηκτα συνδεδεμένων επιπτώσεων της πτώσης τάσης στο χρονισμό, κατά τη λειτουργία του ολοκληρωμένου κυκλώματος. Η μεθοδολογία υπολογίζει επίσης τη χειρότερη τάση τροφοδοσίας για όλα τα devices. Οι προτεινόμενες μεθοδολογίες ανάλυσης χρονισμού έχουν αποδειχθεί πολύ πιο ακριβείς σε σχέση με τις υφιστάμενες μεθοδολογίες στο χώρο, εισάγοντας τη στατιστική Δυναμική Ανάλυση Χρόνου με βάση τα αποτελέσματα της προτεινόμενης μεθοδολογίας Ανάλυσης Ισχύος. Για τα τμήματα στατιστικών εκτιμήσεων των μεθοδολογιών, χρησιμοποιήθηκε ένας ισχυρός μηχανισμός στατιστικής πρόβλεψης σε δύο υλοποιήσεις λογισμικού.