Τεχνικές ανίχνευσης και διόρθωσης λαθών χρονισμού για αυξημένη αξιοπιστία ολοκληρωμένων κυκλωμάτων σε νανομετρικές τεχνολογίες

Abstract

As technology scales down, timing errors are a real concern in high complexity and high frequency integrated circuits. Process, Voltage and Temperature variations lead to large spreads in delay, at the system level, which undermine circuit’s reliability. Moreover, crosstalk, power supply disturbances and resistive IR-drop or inductance IL-drop affect circuit performance increasing the overall impact of timing errors. In addition, aging mechanisms cause gradual speed degradation of the designs over their service life. In this context, it is evident that timing error tolerance techniques are becoming necessary to provide robustness against timing violations and meet system reliability requirements. This thesis presents three concurrent on-line timing error tolerance techniques which enhance circuit’s reliability. The first technique is applied on pipelines which support off-line scan testing. It provides timing error tolerance by exploiting the existing multiplexer in the scan flip-flops. The second technique utilizes a comparator for timing error detection and an additional memory element for storing the error indication. The correction is succeeded by bit-flipping the data stored in the protected flip-flop. The last enhanced technique is based on a transition detector for detecting the delayed responses and an asynchronous local error correction scheme which has no need of additional memory elements or metastability detectors, as in the earlier proposed solutions. To validate the three techniques, they have been applied in the design of a 32-bit MIPS R2000 pipeline microprocessor. The protected microprocessor with the enhanced technique was fabricated in the 65nm Low Leakage technology of UMC, through the ASIC prototyping program offered by the EUROPRACTICE IC Service. Post-layout simulations of the microprocessor design, FPGA-based emulations and experimental results on the fabricated chip, show that the proposed techniques detect and correct the generated timing errors efficiently with low power consumption and low silicon area overhead.

Η κλιμάκωση της τεχνολογίας καθιστά ιδιαίτερα σημαντική την επίδραση των λαθών χρονισμού στα ολοκληρωμένα κυκλώματα μεγάλης πολυπλοκότητας και υψηλής συχνότητας. Οι διακυμάνσεις της κατασκευαστικής διαδικασίας, της τάσης και της θερμοκρασίας οδηγούν σε μεγάλες αποκλίσεις στις καθυστερήσεις, σε επίπεδο συστήματος, οι οποίες υπονομεύουν την αξιοπιστία των κυκλωμάτων. Επίσης, η αλληλεπίδραση μεταξύ των σημάτων, οι διαταραχές στην τροφοδοσία ισχύος και η αντιστατική/επαγωγική πτώση της τάσης στην τροφοδοσία, επηρεάζουν την απόδοση των συστημάτων, αυξάνοντας την συνολική επίπτωση των λαθών χρονισμού. Επιπρόσθετα, μηχανισμοί γήρανσης προκαλούν σταδιακή μείωση της ταχύτητας των κυκλωμάτων κατά τη διάρκεια της λειτουργίας τους. Υπό αυτές τις συνθήκες, είναι προφανές ότι οι τεχνικές που παρέχουν ανεκτικότητα σε λάθη χρονισμού καθίστανται αναγκαίες καθώς προσφέρουν ανθεκτικότητα έναντι των σφαλμάτων χρονισμού και ικανοποιούν τις προδιαγραφές αξιοπιστίας των συστημάτων. Στo πλαίσιο της διατριβής παρουσιάζονται τρεις τεχνικές ταυτόχρονης εν λειτουργία ανίχνευσης και διόρθωσης λαθών χρονισμού οι οποίες συμβάλλουν στην αξιοπιστία των κυκλωμάτων. Η πρώτη τεχνική εφαρμόζεται σε δομές διοχέτευσης που υποστηρίζουν έλεγχο εκτός λειτουργίας με αλυσίδες σάρωσης. Παρέχει ανεκτικότητα σε λάθη χρονισμού με την αξιοποίηση του ήδη υπάρχοντος πολυπλέκτη στα flip-flop σάρωσης. Η δεύτερη τεχνική χρησιμοποιεί ένα συγκριτή για την ανίχνευση των λαθών χρονισμού και ένα επιπλέον στοιχείο μνήμης για την αποθήκευση της ένδειξης λάθους. Η διόρθωση επιτυγχάνεται με αναστροφή της αποθηκευμένης τιμής των προστατευμένων flip-flop. Η τελευταία και πιο εξελιγμένη τεχνική βασίζεται σε έναν ανιχνευτή μετάβασης για την ανίχνευση των καθυστερημένων αποκρίσεων και σε μία λογική τοπικής ασύγχρονης διόρθωσης των λαθών χρονισμού χωρίς να απαιτούνται επιπρόσθετα στοιχεία μνήμης ή ανιχνευτές μεταευστάθειας, όπως στις προηγούμενες δύο προτεινόμενες λύσεις. Με σκοπό την αξιολόγησή τους, οι τρεις τεχνικές εφαρμόστηκαν σε έναν μικροεπεξεργαστή MIPS R2000 32 bit με αρχιτεκτονική δομής διοχέτευσης. Επίσης, ο προστατευμένος μικροεπεξεργαστής με την τρίτη τεχνική υλοποιήθηκε σε τεχνολογία CMOS 65nm, μέσω των υπηρεσιών που προσφέρει στα Πανεπιστήμια ο οργανισμός EUROPRACTICE. Οι προσομοιώσεις στο φυσικό σχεδιασμό του μικροεπεξεργαστή, οι εξομοιώσεις σε αναπτυξιακή πλατφόρμα FPGA καθώς και τα πειραματικά αποτελέσματα στο ολοκληρωμένο κύκλωμα που κατασκευάστηκε, δείχνουν ότι οι προτεινόμενες τεχνικές ανιχνεύουν και διορθώνουν τα επαγόμενα λάθη χρονισμού με χαμηλό κόστος στην κατανάλωση ισχύος και την επιφάνεια πυριτίου.