Αλγόριθμοι φυσικής σχεδίασης ηλεκτρονικού σχεδιαστικού αυτοματισμού με επίγνωση του χρονισμού για αντιμετώπιση της κατασκευαστικής μεταβλητότητας

Περίληψη

Ο νόμος του Moore υποδεικνύει ότι ο αριθμός των τρανζίστορ σε ένα ολοκληρωμένοκύκλωμα διπλασιάζεται κάθε δύο χρόνια. Για να διατηρηθεί αυτή η τάση, απαιτείταιτόσο οι διαστάσεις των τρανζίστορ να συρρικνώνονται, όσο και να υπάρχουν εργαλείαικανά να χειριστούν την αυξανόμενη πολυπλοκότητα των κυκλωμάτων. Ο τομέας τουΗλεκτρονικού Σχεδιαστικού Αυτοματισμού (ΗΣΑ) μέχρι τώρα, αντιμετώπισε το πρό-βλημα αυτό, προσϕέροντας ροές και εργαλεία, τα οποία έκαναν δυνατό το χειρισμόκυκλωμάτων με πλήθος τρανζίστορ αρκετών εκατομμυρίων. Σήμερα όμως, τα εργα-λεία ΗΣΑ πρέπει να αντιμετωπίσουν και το ϕαινόμενο της κατασκευαστικής μεταβλη-τότητας, το οποίο εισάγει αβεβαιότητα σε σημαντικά χαρακτηριστικά των κυκλωμάτων,όπως ο χρονισμός και η κατανάλωση.Σε αυτήν τη διατριβή, αναπτύξαμε και αξιολογήσαμε αλγορίθμους βελτιστοποίησηςγια το στάδιο της τοποθέτησης και της βελτιστοποίησης μετά την τοποθέτηση, ώστενα αντιμετωπιστεί το ϕαινόμενο της μεταβλητότητας. Παρουσιάζουμε έναν καινοτόμοαλγόριθμο τοποθέτησης, SC ...
περισσότερα

Περίληψη σε άλλη γλώσσα

Moore’s law states that the total number of transistors of an integrated circuit approximatelydoubles every two years. Maintaining this trend, requires tools able to cope with the everincreasingcomplexity of chip design. Electronic Design Automation (EDA) has so far addressedthis problem by providing automated tools and flows which enabled designers to handle chipsconsisting of more than a few millions transistors.However, the ever shrinking of the size of transistors and interconnects, now poses new obstaclesfor designers and automated EDA flows. Smaller dimension devices, although providingmore speed and less area, pose new challenges. Contemporary Deep-Sub-Micron (DSM) fabricationprocesses suffer from the presence of manufacturing variations, due to unpredictability inthe exact dimensions and characteristics of transistors and wires. These variations now affecthigh-level characteristics of the chips such as their speed and power consumption. Technologyvendors have always provided a ...
περισσότερα

Όλα τα τεκμήρια στο ΕΑΔΔ προστατεύονται από πνευματικά δικαιώματα.

DOI
10.12681/eadd/27553
Διεύθυνση Handle
http://hdl.handle.net/10442/hedi/27553
ND
27553
Εναλλακτικός τίτλος
Timing-driven physical design EDA algorithms for tackling process variations
Συγγραφέας
Κουναλάκης, Ευρυκλής του Εμμανουήλ
Ημερομηνία
2011
Ίδρυμα
Πανεπιστήμιο Κρήτης. Σχολή Θετικών και Τεχνολογικών Επιστημών. Τμήμα Επιστήμης Υπολογιστών
Εξεταστική επιτροπή
Σωτηρίου Χρήστος
Κατεβαίνης Μανόλης
Τόλλης Ιωάννης
Τραγανίτης Απόστολος
Γεωργακόπουλος Γεώργιος
Πνευματικάτος Διονύσιος
Παπαευσταθίου Ιωάννης
Επιστημονικό πεδίο
Επιστήμες Μηχανικού και ΤεχνολογίαΕπιστήμη Ηλεκτρολόγου Μηχανικού, Ηλεκτρονικού Μηχανικού, Μηχανικού Η/Υ
Λέξεις-κλειδιά
Ηλεκτρονικός σχεδιασμός; Μεταβλητότητα; Χρονισμός; Κυκλώματα; Τοποθέτηση; Ασύγχρονα; Ρεύμα διαρροής; Στατιστική
Χώρα
Ελλάδα
Γλώσσα
Αγγλικά
Άλλα στοιχεία
xvi, 172 σ., πιν., σχημ., ευρ.
Στατιστικά χρήσης
ΠΡΟΒΟΛΕΣ
Αφορά στις μοναδικές επισκέψεις της διδακτορικής διατριβής.
Πηγή: Google Analytics.
ΞΕΦΥΛΛΙΣΜΑΤΑ
Αφορά στο άνοιγμα του online αναγνώστη.
Πηγή: Google Analytics.
ΜΕΤΑΦΟΡΤΩΣΕΙΣ
Αφορά στο σύνολο των μεταφορτώσων του αρχείου της διδακτορικής διατριβής.
Πηγή: Εθνικό Αρχείο Διδακτορικών Διατριβών.
ΧΡΗΣΤΕΣ
Αφορά στις μοναδικές επισκέψεις της διδακτορικής διατριβής.
Πηγή: Εθνικό Αρχείο Διδακτορικών Διατριβών.
Σχετικές εγγραφές (με βάση τις επισκέψεις των χρηστών)