Αναλογικές τεχνικές ελέγχου ορθής λειτουργίας CMOS ολοκληρωμένων κυκλωμάτων

Abstract

In this thesis three novel analog techniques for testing CMOS Integrated circuits are presented. These techniques are based on analog circuits since they offer a number of important advantages compared to classical digital techniques. The advantages are i) less silicon area, ii) lower power consumption and iii) high operating speed. Therefore, the proposed techniques can be embedded in the circuit under test, contributing to the design of more reliable circuits. A widely used error detection code is the Two Rail Code (TRC). The first analogue technique of this thesis is a current mode, parallel TRC checker suitable for the implementation of high fan-in embedded checkers. The new circuit is totally self-checking or strongly code-disjoint for a wide set of realistic faults, including transistor stuck-open faults that are not covered by other TRC checkers in the same category. Designs of this TRC checker in a standard 0.18μm CMOS technology proved the efficiency of the circuit over earlier topologies, in terms of silicon area requirements, speed performance and power consumption. A very important class of errors is the transient faults that cause soft or timing errors due to a variety of mechanisms, such as radiation, power supply noise, e.t.c. The shrinking of dimensions in CMOS technology makes digital circuits more sensitive to such errors. We propose a novel and fast concurrent soft and timing error detection circuit for CMOS ICs based on current mode sense amplifier topologies. The circuit exploits the temporary nature of the transient faults as well as the delayed response of the delay faults to detect the corresponding errors. The third class of fault detection techniques refers to IDDQ testing which is a valuable manufacturing tool to achieve high defect detection levels and improve quality and reliability of CMOS ICs. A new IDDQ testing technique, a corresponding embedded circuit to support it and a theoretical model for the circuit operation are presented in this thesis. In deep submicron technologies, the discrimination between defective and non-defective IDDQ currents is difficult. In order to be able to exploit IDDQ testing in nanometer technologies we propose a new IDDQ testing approach where the background current at the sensing node is properly controlled taking into account possible process and temperature variations as well as the dependence of the background current on the applied test vector. The adoption of this method is a promising way to extend the viability of IDDQ testing to the nanometer technologies.

Στην παρούσα διατριβή παρουσιάζονται τρεις νέες αναλογικές τεχνικές δοκιμής της ορθής λειτουργίας (testing) CMOS κυκλωμάτων. Οι τεχνικές αυτές παρουσιάζουν μια σειρά από σημαντικά πλεονεκτήματα σε σχέση με τις αντίστοιχες ψηφιακές, όπως μικρότερες απαιτήσεις για επιφάνεια πυριτίου, μικρότερη κατανάλωση και υψηλότερη ταχύτητα λειτουργίας. Επομένως οι προτεινόμενες τεχνικές είναι ιδανικές για να ενσωματωθούν στο υπό δοκιμή ψηφιακό κύκλωμα συνεισφέροντας με τον τρόπο αυτό στη σχεδίαση πιο αξιόπιστων κυκλωμάτων. Ένας πολύ γνωστός κώδικας ανίχνευσης λαθών ο οποίος χρησιμοποιείται ευρύτατα είναι ο κώδικας διπλού συρμού. Ο βασικός ελεγκτής του κώδικα αυτού έχει δύο ζεύγη σημάτων στην είσοδό του και ένα ζεύγος στην έξοδό του. Για μεγαλύτερο πλήθος εισόδων χρησιμοποιείται αυτό το βασικό κύκλωμα του ελεγκτή σε δομή δένδρου. Η πρώτη τεχνική που παρουσιάζεται αφορά στον σχεδιασμό ενός παράλληλου αυτοελεγχόμενου ελεγκτή κώδικα διπλού συρμού ο οποίος βασίζεται σε λειτουργία ρεύματος και παρέχει πολύ μεγάλη ταχύτητα απόκρισης σε σχέση με τους ελεγκτές με δενδρική δομή. Επίσης καταλαμβάνει μικρότερη επιφάνεια και καταναλώνει λιγότερη ισχύ σε σχέση με τους αντίστοιχους ελεγκτές της κατηγορίας του που αναφέρονται στη βιβλιογραφία - ειδικότερα μάλιστα για μεγάλο αριθμό ζευγών στην είσοδό του. Η δεύτερη τεχνική που παρουσιάζεται είναι μια τεχνική ανίχνευσης μεταβατικών σφαλμάτων και σφαλμάτων χρονισμού, τα οποία αποτελούν μια πολύ σημαντική κατηγορία σφαλμάτων που οφείλονται σε μηχανισμούς όπως ακτινοβολία και τα οποία προκαλούν τα λεγόμενα ήπια λάθη ή λάθη χρονισμού. Η τεχνική βασίζεται σε αναλογικές μεθόδους και παρέχει μεγάλη ταχύτητα ανίχνευσης, καταλαμβάνει μικρότερη επιφάνεια και καταναλώνει μικρότερη ισχύ σε σχέση με τις υπάρχουσες ψηφιακές τεχνικές. Δεδομένου ότι με την πρόοδο της τεχνολογίας τα κυκλώματα καθίστανται ιδιαίτερα ευαίσθητα στα σφάλματα αυτά, γίνεται σαφές ότι η προτεινόμενη τεχνική είναι ιδιάζουσας σημασίας. Η τρίτη μέθοδος που παρουσιάζεται αφορά τη δοκιμή των CMOS κυκλωμάτων με την τεχνική IDDQ. Αυτός ο τύπος δοκιμής έχει χρησιμοποιηθεί ευρύτατα για την ανίχνευση σφαλμάτων γεφύρωσης, σφαλμάτων μόνιμα αγώγιμων ή μη αγώγιμων τρανζίστορ. Κατά τη διάρκεια της δοκιμής IDDQ παρακολουθείται το ρεύμα του υπό δοκιμή κυκλώματος. Η τεχνική που παρουσιάζεται βασίζεται στην αντιστάθμιση των διακυμάνσεων του ρεύματος ηρεμίας στον κόμβο ανίχνευσης με τεχνικές καθρεπτισμού ρεύματος. Η προτεινόμενη μέθοδος ενσωματώθηκε στην κατασκευή ενός κυκλώματος σε CMOS τεχνολογία 0.18μm επιδεικνύοντας την αποτελεσματικότητα της τεχνικής. Επίσης δίνεται ένα μοντέλο για την παραμετρική περιγραφή του προτεινόμενου κυκλώματος, το οποίο επαληθεύεται από τα πειραματικά δεδομένα που προέκυψαν από τις μετρήσεις σε κατασκευασμένο κύκλωμα επίδειξης.