Fault models, test algorithms and embedded test techniques for DRAM circuits

Abstract

Due to the revolutionary progress in the manufacturing process of Integrated Circuits (ICs) the last decades, electronic systems have become a part of everyday life. The direct results of this progress are the increased computing and storage capability of electronic systems, at an affordable or even low cost, and the mobility. However, although this progress rate has been constantly high for almost five decades, there are various threats to the further evolution of semiconductor technologies. One of the greatest threats is the rapidly increasing difficulty in testing ICs.Dynamic Random Access Memories (DRAMs) are one of the most important parts in digital systems, both from a performance or a system failure perspective. Thus, their reliability is critical. Moreover, like in all IC technologies, the reliability issues grow more rapidly than the evolution of the manufacturing processes. Consequently, even if the manufacturing evolution is important, the development of new, more efficient and more reliable testing solutions turns out to be of equal importance.The problems in testing and reliability of ICs mainly stem from the dimension shrinking of electronic devices aiming to scale up their integration in a small silicon area. In DRAMs, the shrinking of memory cells’ dimensions and their in-between distances arise various undesired side effects. Among the most important side effects is the increased interaction between neighbouring cells. This interaction can cause complex faulty behaviors that are frequently hard to be detected since they appear only under the presence of specific conditions (e.g. the neighbouring cells are at a certain state).The neighbouring cell interaction issue is addressed in this dissertation with two different approaches. In the first approach, we refine an existing fault model that deals with neighbouring cell interactions, the NPSF model, in order to provide test solutions with an acceptable cost in test application time. The test application time reduction achieved by our new test algorithm is 57.7% with respect to well known test algorithms that cover these faults. At the same time we provide test solutions for the cases where the NPSF faults are combined with the Bit-Line influence and Word-Line capacitive coupling related faults. In the second approach, we propose a new fault model, the Neighborhood Leakage and Transition Fault – NLTF model, which targets specific well known interaction mechanisms. The test solution that derived from this new fault model further reduces the test application time up to 87% with respect to well known test algorithms that are also capable to cover these faults.Another difficulty in DRAM memory testing is the fact that even the simplest defect can produce a quite complex faulty behavior. The main reason is that in practice a DRAM is an analogue circuit. Our electrical simulations on a DRAM circuit with a resistive open defect manifested this complex faulty behavior. Moreover, we observed an important unknown phenomenon, the charge accumulation, that significantly influences the testing procedure. Based on our observations we developed an efficient test algorithm that provides enhanced coverage of resistive open faults with respect to existing solutions.Finally, one of the most attractive testing solutions is the Built-In Self-Test (BIST) circuits, which have gained great attention during the last two decades. Towards this direction, we have developed a BIST circuit that implements the NLTF test algorithm for DRAM testing. The outcome of this task manifested the ability to efficiently embed complex test algorithms in a memory at a low silicon area and design cost. The functionality of the BIST circuit was verified through simulations.

Τις τελευταίες δεκαετίες οι ηλεκτρονικές συσκευές έχουν γίνει αναπόσπαστο κομμάτι της καθημερινότητας. Αυτό οφείλεται κυρίως στη ραγδαία πρόοδο της τεχνολογίας κατασκευής Ολοκληρωμένων Κυκλωμάτων (Ο.Κ.), η οποία επιτρέπει τη σμίκρυνση των διαστάσεων των ηλεκτρονικών κυκλωματικών στοιχείων και την ολοκλήρωση όλο και περισσότερων ηλεκτρονικών διατάξεων σε μια μικρή επιφάνεια πυριτίου. Ως άμεσο αποτέλεσμα αυτής της προόδου, τα σύγχρονα ηλεκτρονικά συστήματα συνδυάζουν εξαιρετικές επιδόσεις σε υπολογιστική ισχύ και αποθηκευτικό χώρο, φορητότητα και ικανοποιητική αυτονομία, ενώ ταυτόχρονα το χαμηλό κόστος τα κάνει προσιτά σε όλο σχεδόν το αγοραστικό κοινό. Η εξέλιξη της τεχνολογίας κατασκευής ολοκληρωμένων κυκλωμάτων υπήρξε σχεδόν σταθερή για αρκετές δεκαετίες. Ταυτόχρονα όμως διάφοροι παράγοντες που δυσχεραίνουν την περεταίρω πρόοδο αυτής της τεχνολογίας κάνουν ολο και περισσότερο αισθητή την παρουσία τους. Ένας από τους βασικότερους παράγοντες είναι η ραγδαία αύξηση της δυσκολίας Ελέγχου Ορθής Λειτουργίας των ολοκληρωμένων κυκλωμάτων. Έλεγχος Ορθής Λειτουργίας (Ε.Ο.Λ.) είναι η διαδικασία που πραγματοποιείται στα ολοκληρωμένα κυκλώματα μετά την κατασκευή τους προκειμένου να διαπιστωθεί αν λειτουργούν σωστά και σύμφωνα με τις προδιαγραφές.Οι Δυναμικές Μνήμες Τυχαίας Προσπέλασης (Dynamic Random Access Memories – DRAMs) είναι ανάμεσα στα πιο κρίσιμα μέρη των σύγχρονων ψηφιακών συστημάτων γιατί παίζουν καθοριστικό ρόλο τόσο από πλευράς επιδόσεων όσο και από πλευράς αξιοπιστίας ενός συστήματος. Σε ότι αφορά την αξιοπιστία ενός ψηφιακού συστήματος, η αστοχία της κύριας μνήμης, η οποία είναι σχεδόν πάντα τύπου DRAM, είναι μια από τις συχνότερες αιτίες αστοχίας του συστήματος. Επομένως η αξιοπιστία των μνημών DRAM είναι κρίσιμη. Επιπρόσθετα, όπως συμβαίνει και με τους άλλους τύπους ολοκληρωμένων κυκλωμάτων, τα προβλήματα αξιοπιστίας των ολοκληρωμένων κυκλωμάτων μνημών DRAM αυξάνονται με ρυθμό ταχύτερο ακόμα και από το ρυθμό που ακολουθεί η εξέλιξη της τεχνολογίας κατασκευής ολοκληρωμένων κυκλωμάτων. Κατά συνέπεια, η ανάγκη για ανάπτυξη νέων αποτελεσματικότερων και πιο αξιόπιστων αλγορίθμων Ε.Ο.Λ. μνημών DRAM είναι επιτακτική.Τα προβλήματα στον ΕΟΛ και στην αξιοπιστία των ολοκληρωμένων κυκλωμάτων οφείλονται κυρίως στη σμίκρυνση των διαστάσεων των στοιχειωδών κυκλωματικών στοιχείων. Στις DRAMs η σμίκρυνση των διαστάσεων των κυττάρων μνήμης, και των μεταξύ τους αποστάσεων επιφέρει ανεπιθύμητες επιδράσεις στη λειτουργία της μνήμης. Μία από τις σημαντικότερες είναι η αυξημένη αλληλεπίδραση μεταξύ γειτονικών κυττάρων μνήμης. Αυτή η αλληλεπίδραση μπορεί να προκαλέσει περίπλοκες εσφαλμένες συμπεριφορές οι οποίες συχνά είναι δύσκολο να εντοπιστούν κατά τη διάρκεια του Ε.Ο.Λ. καθώς πολύ συχνά εκδηλώνονται μόνο κάτω από συγκεκριμένες συνθήκες λειτουργίας (π.χ. όταν τα γειτονικά κύτταρα μνήμης βρίσκονται σε συγκεκριμμένη λογική κατάσταση).Η αλληλεπίδραση μεταξύ των γειτονικών κυττάρων σε DRAMs και τα προβλήματα που δημιουργεί στον Ε.Ο.Λ. προσεγγίζονται σε αυτή τη διατριβή με δύο διαφορετικές μεθοδολογίες. Στην πρώτη ακολουθούμε ένα υπάρχον μοντέλο σφαλμάτων που περιγράφει τις αλληλεπιδράσεις μεταξύ γειτονικών κυττάρων μνήμης, το NPSF. Βασιζόμενοι σε αυτό το μοντέλο αναπτύσσουμε ένα νέο αλγόριθμο Ε.Ο.Λ. ο οποίος επιτυγχάνει μείωση κόστους Ε.Ο.Λ. σε χρόνο εφαρμογής κατά 57.7% σε σχέση με υπάρχοντες αλγορίθμους που καλύπτουν τα ίδια σφάλματα. Ταυτόχρονα προτείνουμε αλγορίθμους που καλύπτουν τις περιπτώσεις όπου τα NPSF σφάλματα συνδυάζονται με την επίδραση της Γραμμής Δεδομένων (Bit-Line influence) και της χωρητικής σύζευξης μεταξύ των Γραμμών Ενεργοποίησης (Word-Line capacitive coupling). Στη δεύτερη μεθοδολογία αναπτύσσουμε ένα νέο μοντέλο σφαλμάτων, το Μοντέλο Σφαλμάτων Διαρροών και Μεταβάσεων Γειτονιάς (Neighborhood Leakage and Transition Fault – NLTF), το οποίο στοχεύει συγκεκριμμένους γνωστούς μηχανισμούς αλληλεπίδρασης. Ο αλγόριθμος Ε.Ο.Λ. που προκύπτει από το νέο μοντέλο μειώνει το κόστος σε χρόνο εφαρμογής κατά 87% σε σχέση με υπάρχοντες αλγορίθμους Ε.Ο.Λ. που καλύπτουν τα ίδια σφάλματα.Άλλη μια δυσκολία στον Ε.Ο.Λ. των DRAM μνημών είναι το γεγονός ότι ακόμα και το πιο απλό κατασκευαστικό ελάττωμα μπορεί να προκαλέσει περίπλοκη εσφαλμένη συμπεριφορά, η οποία συχνά θα είναι δύσκολο να ανιχνευθεί κατά τη διάρκεια των διεργασιών Ε.Ο.Λ. Ο κύριος λόγος που συμβαίνει αυτό είναι ότι οι DRAM μνήμες είναι στην πράξη αναλογικά (και όχι ψηφιακά) ηλεκτρονικά κυκλώματα. Προσομοιώσεις της λειτουργίας μιας DRAM με σφάλμα αντιστατικού ανοιχτοκυκλώματος (resistive open defect) οι οποίες παρουσιάζονται στην παρούσα διατριβή καταδεικνύουν αυτή την περίπλοκη συμπεριφορά. Επιπρόσθετα παρατηρήθηκε και αναλύθηκε για πρώτη φορά ένα νέο φαινόμενο, η συσσώρευση φορτίου (charge accumulation) το οποίο επηρρεάζει σημαντικά τη διαδικασία Ε.Ο.Λ. Βασισμένοι στα ερευνητικά μας αποτελέσματα προτείνουμε ένα νέο χαμηλού κόστους αλγόριθμο Ε.Ο.Λ. ο οποίος παρέχει βελτιωμένη κάλυψη των σφαλμάτων ανοιχτοκύκλωσης. Μιά από τις πιο ελκυστικές λύσεις στον Ε.Ο.Λ. είναι ο ενσωματωμένος αυτοέλεγχος (Built In Self Test – BIST), ο οποίος έχει κερδίσει μεγάλο ενδιαφέρον τις δύο τελευταίες δεκαετίες. Σε αυτή την κατεύθυνση αναπτύξαμε ένα κύκλωμα ενσωματωμένου αυτοελέγχου το οποίο χρησιμοποιεί τον αλγόριθμο Ε.Ο.Λ. του NLTF μοντέλου σφαλμάτων. Η λειτουργικότητα του κυκλώματος επιβεβαιώθηκε μέσω προσομοιώσεων. Αυτή η υλοποίηση του NLTF αλγορίθμου καταδυκνείει πως είναι δυνατό να ενσωματωθούν σε κύκλωμα ενσωματωμένου αυτοελέγχου αποτελεσματικά και με χαμηλό κόστος σε επιφάνεια πυριτίου ακόμα και περίπλοκοι αλγόριθμοι Ε.Ο.Λ.Τέλος, μιά από τις πιο ελκυστικές λύσεις στον Ε.Ο.Λ. είναι ο ενσωματωμένος αυτοέλεγχος (Built In Self Test – BIST), ο οποίος έχει προσελκύσει μεγάλο ενδιαφέρον τις δύο τελευταίες δεκαετίες. Σε αυτή την κατεύθυνση αναπτύξαμε ένα κύκλωμα ενσωματωμένου αυτοελέγχου DRAM το οποίο υλοποιεί τον αλγόριθμο Ε.Ο.Λ. για το NLTF μοντέλο σφαλμάτων. Η λειτουργικότητα του κυκλώματος επιβεβαιώθηκε μέσω προσομοιώσεων. Αυτή η υλοποίηση του NLTF αλγορίθμου κατέδειξε πως είναι εφικτό να ενσωματωθούν σε κύκλωμα ενσωματωμένου αυτοελέγχου, αποτελεσματικά και με χαμηλό κόστος σε επιφάνεια πυριτίου, περίπλοκοι αλγόριθμοι Ε.Ο.Λ. για κυκλώματα μνημών DRAM.